Timing and Noise Analysis（时序及噪音分析）
　　　　　　　　一次难得的高水平专业设计之经验传授！

　　授课教师：Mr. Ken Tseng
　Ken Tseng is chief architect of signal integrity products at
　Cadence. He was R&D director at CadMOS Design Technology, a
　startup acquired by Cadence. He is the author of CeltIC, the
　industry standard signal integrity signoff tool. Ken received his
　BS and MS from the University of Texas at Austin. He has over 16
　years of industry experience in EDA development, management and
　high performance chip design. He has 5 patents and 10 publications
　in the areas of timing, noise and microprocessors.

　　授课内容：
　　　　　　电路设计中时序分析及方法
　　　　　　静态时序分析及统计时序分析的各自特点
　　　　　　噪音的分析及处理方法
　　　　　　时序或噪音问题造成芯片设计失败的实例及解决方法

　　培训对象
　　　　　　IC设计工程师
　　　　　　大专院校IC专业教师
　　　　　　授课方式及预备开课时间:
　　　　　　授课，上午8:00－12:00，下午1:30－5:30。
　　　　　　时间： 2004年7月15-17日。
　　　　　　英文教材，中英文授课，互动教学。

　　结业证书：
　　　　对于正确完成全部实验课的学生授予清华大学结业证书

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