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SystemVerilog Testbench
培训课程
北京集成电路设计园与Synopsys公司将于2006年8月28日-30日举办“SystemVerilog
Testbench”培训课程，以帮助IC工程师进一步全面系统地理解IC设计概念与方法。培训将采用Synopsys公司相关领域的培训教材，并由Synopsys公司资深工程师主讲，培训方式以讲课和实验穿插进行，保证一人一机及足够的上机时间，并按要求完成所有的实验操作，培训结束颁发培训
证书。
同时通知您设计园最新推出的优惠措施，即凡是在设计园全额缴费参加本期培训的学员，可以额外免费享受设计园EDA平台10个小时的上机时间。在校学生凭学生证可获得5折优惠，5人以上一起报名可获得4折优惠。在校学生以7折价格参加培训的，可以免费享受5个小时上机时间（价值300元以上）。设计园网站上公布的工具软件都可以使用，具体软件列表详见http://www.bjicpark.com/edarj.htm。使用时间是周一至周五的9：00——16：30，请提前1个工作日预约，预约电话：87239511。欢迎报名！本次培训内容介绍：
OVERVIEW
In this intensive, three-day course, you will learn the key features
and benefits of the SystemVerilog testbench language and its use in
VCS.
This course is a hands-on workshop that reinforces the verification
concepts taught in lecture through a series of labs. At the end of
this class, students should have the skills required to write an
object-oriented SystemVerilog testbench to verify a device under
test with coverage-driven random stimulus using VCS.
Students will first learn how to develop an interface between the
SystemVerilog test program and the Device Under Test (DUT). Next the
workshop will explain how the intuitive object-oriented technology
in SystemVerilog testbench can simplify verification problems. This
course concludes with an in-depth discussion of functional coverage
including a uniform, measurable definition of functionality and the
SystemVerilog constructs that allow you to assess the percentage of
functionality covered either dynamically or through the use of
generated reports.
To reinforce the lecture and accelerate mastery of the material,
each student will complete a challenging test suite for real-world,
system-based design.
AUDIENCE PROFILE
Design or Verification engineers who write testbenches at the block
or chip level
PREREQUISITES
To
benefit the most from the material presented in this workshop, you
should have:
• An understanding of basic concepts of design
verification
• Working knowledge of Verilog
• Experience with a high-level programming language
(such as C)
• Familiarity with UNIX workstations running X-windows
• Familiarity with vi, emacs or other UNIX text editor
COURSE OUTLINE
Day 1
• Introduction
• The Device Under Test
• SystemVerilog Verification Environment
• SystemVerilog Testbench Language Basics
Day 2
• Managing Concurrency in SystemVerilog
• Object Oriented Programming: Encapsulation
• Object Oriented Programming: Randomization
Day 3
• Object Oriented Programming: Inheritance
• Functional Coverage
SYNOPSYS TOOLS USED
讲 师：辜帆，现为Synopsys
Design Service资深工程师。
证 书：培训结束成绩合格者颁发Synopsys公司签发的结业证书
培训时间：2006年8月28日—30日9：00—17：00
培训地点：北京市海淀区知春路27号量子芯座5层培训教室
培训费用：人民币1000元/人/天（含培训费、实验费、教材费、午餐），参加系列培训可享受优惠，采用现金、支票、汇款支付均可。在校学生可获得5折优惠（活动期间）。
交费地点：北京市海淀区知春路27号量子芯座5层北京集成电路设计园培训中心
联 系 人：邢老师 联系电话：87239511
传 真：82357178
E－mail ：xf@bjicpark.com
请于开课前提前7个工作日将报名回执传真或Email至设计园，并请在开课前提前2个工作日将培训费用交到设计园。
报
名
回
执
公司名称：
参加课程：
参加人员：
 1、姓名：
联系电话：
Email：
2、姓名：
联系电话：
Email：
3、姓名：
联系电话：
Email：
请于开课前提前7个工作日将报名回执传真或Email至设计园，并请在开课前提前2个工作日将培训费用（现金、支票、汇款均可）交到设计园。
单位名称：北京集成电路设计园有限责任公司
开户银行：招商银行大运村支行
银行帐号：6381001510001
行 号：649
传真：82357178 Email：xf@bjicpark.com
交费地点：北京市海淀区知春路27号量子芯座5层
北京集成电路设计园培训中心
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