IC版图设计与验证培训课程+“免费机时”

北京集成电路设计园与Cadence公司将于2006年9月6日-7日举办“IC版图设计与验证”培训课程，以帮助IC工程师进一步全面系统地理解IC设计概念与方法。培训将采用Cadence公司相关领域的培训教材，并由Cadence公司资深工程师主讲，培训方式以讲课和实验穿插进行，保证一人一机及足够的上机时间，并按要求完成所有的实验操作，培训结束颁发培训证书。

同时通知您设计园最新推出的优惠措施，即凡是在设计园全额缴费参加本期培训的学员，可以额外免费享受设计园EDA平台10个小时的上机时间。在校学生凭学生证可获得5折优惠，5人以上一起报名可获得4折优惠。在校学生以7折价格参加培训的，可以免费享受5个小时上机时间（价值300元以上）。设计园网站上公布的工具软件都可以使用，具体软件列表详见http://www.bjicpark.com/edarj.htm。使用时间是周一至周五的9：00—16：30，请提前1个工作日预约，预约电话：82351166。欢迎报名！

以下是培训内容介绍：

　　Virtuoso Layout Editor是Cadence 功能强大的全定制数字和模拟IC版图编辑器。新型的强大的命令集同先进的版图编辑技术相结合，使其支持纯多边形、参数化单元、符号化版图与压缩、版图综合等多种输入方法，快速的设计层次浏览以及多窗口环境使用户可同时编辑多个设计。Assura物理验证系统与Virtuoso无缝集成，组成完整的在线版图设计和验证环境。Virtuoso是广泛用于世界顶尖的半导体厂商标准的设计环境。

　　Assura系列产品是面向深亚微米IC设计(<0.25um)的版图验证、参数提取的最新解决方案，可用批处理或交互式模式对GDSII或Cadence的DFII数据库进行验证。Assura使用了层次化处理方法，为设计者提供了容量、性能、特征和精度等方面的突出性能，可满足全芯片验证的需要。Assura系列产品就为深亚微米模拟和混合信号设计提供了最佳完整的从前端到后端解决方案。通过与业界使用最广泛的模拟电路设计环境（DFII, ADE、VLE等）紧密集成在一起，Assura已经成为今天和将来全定制电路设计的最佳选择。

课程安排: Virtuoso Layout Editor & Assura Physical Verification (day 1-2)

讲    师：刘飞，现为Cadence资深应用工程师。       

证    书：培训结束成绩合格者颁发Cadence公司签发的结业证书

培训时间：2006年9月6日—7日9：00—17：00

培训地点：北京市海淀区知春路27号量子芯座5层培训教室

培训费用：人民币800元/人/天（含培训费、实验费、教材费、午餐），参加系列培训可享受优惠，采用现金、支票、汇款支付均可。在校学生可获得5折优惠（活动期间）。

交费地点：北京市海淀区知春路27号量子芯座5层北京集成电路设计园培训中心

联系电话：82351166/87239511（移动）     传真：82357178   

E－mail ：ictrain@bjicpark.com          网址：www.bjicpark.com

请于开课前提前7个工作日将报名回执传真或Email至设计园，并请在开课前提前2个工作日将培训费用交到设计园。

报 名 回 执

公司名称：

参加课程：

参加人员：

1、姓名：               联系电话：                   Email：

2、姓名：               联系电话：                   Email：

3、姓名：               联系电话：                   Email：

请于开课前提前7个工作日将报名回执传真或Email至设计园，并请在开课前提前2个工作日将培训费用（现金、支票、汇款均可）交到设计园。

单位名称：北京集成电路设计园有限责任公司

开户银行：招商银行大运村支行

银行帐号：6381001510001

行　　号：649

传真：82357178     Email：ictrain@bjicpark.com

交费地点：北京市海淀区知春路27号量子芯座5层