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Cadence Encounter V6.1 New Technology Seminar
( 9月13日,
北京
)
邀请函
面对纳米级工艺节点上一系列的设计挑战
Cadence® Encounter™
数字集成电路平台通过提供最好的布线，极大地缩短全芯片设计反复时间并提供最佳硅片质量（QoS）——一种全新的针对性能、面积及功耗（包括布线）的衡量方法。
该方法取代了传统的线性设计流程，提供了全新的设计策略，整合了已通过验证的工具和方法学，从而能够实现极其复杂的高性能芯片。同时有效处理较小的几何尺寸产生的物理效应引发的重大问题：包括信号完整性效应和电压降。
本次研讨会由Cadence公司和北京集成电路设计园双方联合举办，面向数字电路设计工程师介绍EncounterV6.1的全新技术及解决方案。
参加人员：
正在进行数字电路设计的工程师
会议时间：9月13日
（14:30-17:00
)
会议地点：北京集成电路设计园四层会议室
（北京市海淀区知春路27号量子芯座407会议室）
主讲人：Frank
Leu, Cadence数字IC设计平台研发副总裁
会议内容：
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Floorplan (Floorplan Synthesis, Vertical Row
Support)
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Power Planning & Routing (Point-to-point Router)
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Placement (QoR Improvement, PlaceDesign Run Time
Improvement)
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GPS Timing Optimization (MM-MC Support, Run Time
Improvement)
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CTS (Clock Balancing Analysis, Top-Down
Hierarchical CTS, Clock Mesh with Gated Local Tree)
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Timing Analysis (Multi-Corner Analysis, Encounter
Timing System, ECSM Tri-Lib Support )
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Routing (½ Track Wire Spreading/Widening, MSV
Aware Routing, ECO Run Time Improvement)
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Post Route to GDS (Native QRC Extraction, Post
Route Incremental Flow)
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Hierarchical Solutions (Pin Opt Enhancements,
Timing Budgeting on CTE, Flat-Top-View)
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Low Power Solutions (Pulsed Latch, VoltageStorm/PowerMeter
Interface, DVFS Support)
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Yield (CAA/DFY enhancements)
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GUI (Schematic Viewer, Cross Probing)
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Misc (ECO Flows, ECO Remapping Using Spare Cells,
Mixed Signal Encounter)
回执
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座位有限，每单位限2人。谢谢您的合作！报名截止日期：2006年9月11日
请认真填写以上回执并email至ictrain@bjicpark.com
联系电话：82351166
87239511（移动）
传真：82357178
技术咨询电话：82357175-829
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