集成电路版图设计与验证培训班

尊敬的先生 / 女士：您好！
　　随着集成电路设计业在中国的飞速发展，国内设计人员对软件产品的需求及应用要求越来越高。为了使广大IC设计人才更加深入地了解及使用EDA设计工具，以适应当今市场的需求，清华大学集成电路技术培训中心、北京集成电路设计培训中心及Cadence公司共同举办第一期集成电路版图设计与验证培训班。为了使客户有一个良好的培训环境，我们为您准备了：工作站（每两人一台）、培训教材、上机手册及工作午餐。
　　Virtuoso Layout Editor是Cadence 功能强大的全定制数字和模拟IC版图编辑器。新型的强大的命令集同先进的版图编辑技术相结合，使其支持纯多边形、参数化单元、符号化版图与压缩、版图综合等多种输入方法，快速的设计层次浏览以及多窗口环境使用户同时编辑多个设计。Diva 验证系统与Virtuoso完全集成组成完整的在线版图设计和验证环境。Virtuoso已经成为世界顶尖的半导体厂商标准的设计环境。
　　Assura系列产品是Cadence 新一代深亚微米模拟和混合IC版图验证、寄生参数提取以及分辩率增强可制造性解决方案。它采用层次化、多处理器模式等多种专利技术大大提高系统验证的精度和性能，还提供最佳的用户界面以快速定位和纠正错误，提高设计效率。Assura工具与Virtuoso Layout Editor完全集成，使其成为交互式单元和模块验证以及批处理验证的最佳选择。

时间：2002年4月15－19日
地点：大运村11号楼五层（天鸿科园酒店旁边）
北京集成电路设计园培训机房
主讲：邵宪平（Cadence公司资深技术工程师）
培训费：RMB500.00/人 （包括午餐）
教材费：RMB150.00/人

课程安排

Course 1: Virtuoso Layout Editor

Day 1
AM10:00 - 12:00

• Introduction
• The Layout Editor Environment ( Lab1 )

PM1:00 - 5:00

• The Layout Editor Environment ( continued )
• The Layout Editor Commands ( Lab2 )

Day 2
AM9:00 - 12:00

• Layout Editor Commands (continued)

PM1:00 - 3:00

• Creating Layout Designs (Lab3)

Day 3
AM9:00-12:0

• Interactive Verification- Diva (Lab4 )

PM1:00-5.00

• ROD (Lab5 )
• Course Evaluation

Course 2: Assura Verification

Day 4
AM:9:00-12.00

• Assura Introduction
• Using Assura ( Lab2 )
  　--Operational Detail of Assura
  　--Inputs and outputs
  　--Interactive debugging environment
  PM1.00-5.00
• Running Design Rule Checks (DRC) ( Lab3)
  　-- DRC error debugging techniques
  　-- Antenna check
  　-- Density check
  

Day 5
AM:9.00 -12.00

• Running Layout versus Schematic (LVS) checks ( Lab4)
  　--Understanding and debugging LVS check report
  　--Finding Shorts
  PM1:00-5.00
• Running Layout versus Schematic (LVS) checks
  　--Practice in LVS Debugging
• Questions & Answer