北京集成电路设计园

Chip Synthesis Workshop

尊敬的先生 / 女士：您好！
　　随着集成电路设计业在中国的飞速发展，国内设计人员对软件产品的需求及应用要求越来越高。为了使广大IC设计人才更加深入地了解及使用EDA设计工具，以适应当今市场的需求，清华大学集成电路技术培训中心、北京集成电路设计培训中心，新思科技（SYNOPSYS）公司共同举办第一期Chip Synthesis Workshop。为了使客户有一个良好的培训环境，我们为您准备了：工作站（每两人一台）、培训教材、上机手册及工作午餐。
时间：2002年4月16－19日
地点：大运村11号楼五层，（天鸿科园酒店旁边）
北京集成电路设计园清华大学集成电路技术培训中心培训教室
主讲：新思（SYNOPSYS）公司资深技术工程师
培训费：RMB500.00/人（包括午餐）
教材费：RMB150.00/人

Chip Synthesis Workshop
Workshop Goal
　　Acquire the basic skills to synthesize a design using Synopsys Design Compiler
Workshop Prerequisites

nUnderstanding of digital IC design
nSome knowledge of Verilog or VHDL
nFamiliarity with UNIX and X-Windows
nFamiliarity with a Unix-based text editor

Workshop Target Audience

nBoard, FPGA, or ASIC-level Digital Designers
nSome Verilog or VHDL knowledge
nLittle or no formal experience with Design Compiler

Day 1 Pre-synthesis Processes
　　Unit 1: Introduction to Synthesis
　　Unit 2: Setup, Libraries, and Objects
　　Unit 3: Partitioning for Synthesis
　　Unit 4: Coding for Synthesis
Day 2 Constraining the Design
　　Unit 5: Timing and Area
　　Unit 6: Environmental Attributes
　　Unit 7: Time and Load Budgeting
　　Unit 8: Timing Analysis
　　Unit 9: DC Shell - Tcl Interface
Day 3 Synthesizing the Design
　　Unit 10: Timing Revisited
　　Unit 11: Optimization
　　Unit 12: Compile Strategies
　　Unit 13: Compiling a Hierarchical Design
　　Unit 14: DC-Tcl Procedures
Day 4 Post-synthesis Processes
　　nit 15: Compiling a Large Design
　　Unit 16: Design Exploration
　　Unit 17: Synthesizing for Test
　　Unit 18: Conclusion